Do Em-sistema eletrônico do flash da plataforma do circuito integrado de XC4VSX55-10FFG1148I BAILES DE FINALISTAS programáveis da configuração

Vista geral da família Virtex-4

Descrição geral

A família de Virtex-4™ é a geração a mais nova FPGA de Xilinx. O bloco modular do silicone avançado inovativo ou a arquitetura coluna-baseada ASMBL™ são original na indústria programável da lógica. Virtex-4 FPGAs contêm três famílias (plataformas): LX, FX, e SX. As combinações da escolha e da característica são oferecidas para todas as aplicações complexas. Um vasto leque do núcleo duro-IP obstrui completo a solução do sistema. Estes núcleos incluem os processadores de PowerPC™ (com uma relação nova do APU), Mac dos ethernet do Tri modo, 622 Mb/s a 11,1 transceptores de série de Gb/s, de sistema da tensão/temperatura blocos do monitor, fatias dedicadas de DSP, circuitos de alta velocidade da gestão do pulso de disparo, e blocos fonte-síncronos da relação. Os blocos de apartamentos Virtex-4 básicos são um realce daqueles encontrados nas famílias de produto Virtex-baseadas populares: Virtex, Virtex-E, Virtex-II, Virtex-II pro, e Virtex-II pro X, permitindo a compatibilidade ascendente de projetos existentes. Os dispositivos Virtex-4 são produzidos em um processo do cobre do último modelo 90 nanômetro, usando 300 (12 polegadas) milímetros de tecnologia da bolacha. Combinando uma grande variedade de características flexíveis, a família Virtex-4 aumenta capacidades programáveis do projeto da lógica e é uma alternativa poderosa à tecnologia de ASIC.

Tecnologia de SelectIO

• Até 960 usuário I/Os

• Vastas seleções de padrões do I/O de 1.5V a 3.3V

• Extremamente de capacidade elevada

- 600 Mb/s HSTL & SSTL (em I/O) toda único-terminado

- 1 Gb/s LVDS (em todos os pares do I/O do diferencial)

• Terminação diferencial verdadeira

• Baixo-capacidade selecionada I/Os para a integridade de sinal melhorada

• A mesma captação da borda na entrada e na saída I/Os

• Apoio da relação da memória para a RDA e o DDR-2 SDRAM, o QDR-II, o RLDRAM-II, e o FCRAM-II

Tecnologia de ChipSync

• Integrado com tecnologia de SelectIO para simplificar relações fonte-síncronos

• capacidade do deskew do Por-bocado construída em todos os blocos do I/O (linha de atraso variável da entrada)

• I/O dedicado e recursos cronometrando regionais (pino e árvores)

• Construído na lógica do serializer/deserializer dos dados em todos os divisores do I/O e do pulso de disparo

• A memória/trabalhos em rede/telecomunicação conectam até 1 Gb/s+

LISTA CONSERVADA EM ESTOQUE