A microplaqueta 256K do circuito integrado de AT28C256-15PU (32K x 8) paginou EEPROM paralelo

A microplaqueta 256K de AT28C256-15PU Intergreated (32K x 8) paginou EEPROM paralelo

Características

Jejua o tempo de acesso lido – 150 ns

A página automática escreve a operação – travas de endereço interno e de dados para 64 bytes – temporizador do controle interno

Rápido escreva tempos de ciclo – a página escreve o tempo de ciclo: 3 Senhora ou 10 Senhora máximo – a página de 1 a 64 bytes escreve a operação

Dissipação de baixa potência – corrente ativa de 50 miliampère – corrente à espera do CMOS de 200 µA

Proteção de dados do hardware e do software

A votação dos DADOS para o fim de escreve a detecção

Tecnologia alta do CMOS da confiança – resistência: 104 ou 105 ciclos – retenção dos dados: 10 anos

Única 5V fonte do ± 10%

CMOS e entradas e saídas compatíveis de TTL  

JEDEC Pinout Byte-largo aprovado

Variações da temperatura militares e industriais completas

Opção de empacotamento do verde (Pb/Halide-free)

1. Descrição

O AT28C256 é eletricamente uma memória de leitura apenas apagável e programável de capacidade elevada. Seu 256K da memória é organizado como 32.768 palavras por 8 bocados. Fabricado com tecnologia permanente avançada do CMOS de Atmel, o dispositivo oferece tempos de acesso a 150 ns com dissipação de poder de apenas 440 mW. Quando o dispositivo deselected, a corrente à espera do CMOS é menos do µA 200. O AT28C256 é alcançado como RAM estático para lida ou escreve o ciclo sem a necessidade para componentes externos. O dispositivo contém um registro da página de 64 bytes para permitir simultaneamente a escrita de até 64 bytes. Durante um ciclo da escrita, os endereços e 1 a 64 bytes dos dados são travados internamente, livrando o ônibus do endereço e de dados para outras operações. Depois da iniciação de um ciclo da escrita, o dispositivo redigirá automaticamente os dados travados usando um temporizador do controle interno. A extremidade de um ciclo da escrita pode ser detectada pela votação dos DADOS de I/O7. Uma vez a extremidade de um ciclo da escrita foi detectada um acesso novo para lida ou escreve pode começar. O AT28C256 de Atmel tem as características adicionais para assegurar de alta qualidade e o manufacturability. O dispositivo utiliza de correção de erros interno para resistência prolongada e características melhoradas da retenção dos dados. Um mecanismo opcional da proteção de dados do software está disponível para guardar contra inadvertido escreve. O dispositivo igualmente inclui um acréscimo 64 bytes de EEPROM para a identificação ou o seguimento de dispositivo.

2. Configurações de Pin

4. Operação do dispositivo

4,1 lido

O AT28C256 é alcançado como RAM estático. Quando o CE e OE são baixos e NÓS somos altos, os dados armazenados no lugar de memória determinado pelos pinos do endereço estão afirmados nas saídas. As saídas estão postas no estado alto da impedância quando o CE ou OE são alto. Esta duplo-linha controle dá a desenhistas a flexibilidade em impedir a disputa do ônibus em seu sistema.

O byte 4,2 escreve

Um baixo pulso no entrada NÓS ou do CE com CE ou NÓS ponto baixo (respectivamente) e elevação de OE iniciamos um ciclo da escrita. O endereço é travado na borda de queda do CE ou de NÓS, qualquer ocorre por último. Os dados são travados pela primeira borda de aumentação do CE ou de NÓS. Uma vez que um byte escreve lhe foi começado se cronometrará automaticamente à conclusão. Uma vez que uma operação de programação foi iniciada e para a duração do tWC, uma operação lida será eficazmente uma operação da votação.

4,3 a página escreve

A página escreve a operação do AT28C256 permite 1 a 64 bytes dos dados a ser escritos no dispositivo durante um único período de programação interno. Uma página escreve a operação está iniciada da mesma forma enquanto um byte escreve; o primeiro byte escrito pode então ser seguido por 1 a 63 bytes adicionais. Cada byte sucessivo deve ser escrito dentro de 150 µs (tBLC) do byte precedente. Se o limite do tBLC é excedido o AT28C256 cessará de aceitar dados e começará a operação de programação interna. Todos os bytes durante uma página escrevem a operação devem residir na mesma página que definida pelo estado do A6 - entradas A14. Para cada um NÓS altos à baixa transição durante a página escrevemos a operação, A6 - A14 deve ser o mesmo. Os A0 às entradas A5 são usados para especificar que bytes dentro da página devem ser escrita. Os bytes podem ser carregados em toda a ordem e podem ser alterados dentro do mesmo período da carga. Somente os bytes que são especificadas escrevendo serão escritos; o ciclismo desnecessário de outros bytes dentro da página não ocorre.

4,4 votação dos DADOS

O AT28C256 caracteriza a votação dos DADOS para indicar a extremidade de um ciclo da escrita. Durante um byte ou uma página escreva do ciclo tentado lido do último byte escrito conduzirá ao complemento dos dados redigidos a ser apresentados em I/O7. O ciclo da escrita foi terminado uma vez, os dados verdadeiros são válidos em todas as saídas, e o seguintes escrevem o ciclo podem começar. A votação dos DADOS pode começar a qualquer hora durante o ciclo da escrita

4,5 bocado de alavanca

Além do que DADOS votar o AT28C256 fornece um outro método determinando a extremidade de um ciclo da escrita. Durante a operação da escrita, as tentativas sucessivas de ler dados do dispositivo conduzirão a I/O6 que firma entre um e zero. Uma vez a escrita terminou, I/O6 parará de firmar e os dados válidos serão lidos. Ler o bocado de alavanca pode começar a qualquer hora durante o ciclo da escrita.

4,6 proteção de dados

Se as precauções não são tomadas, inadvertido escreve pode ocorrer durante transições da fonte de alimentação do sistema de anfitrião. Atmel incorporou o hardware e as características de software que protegerão a memória contra inadvertido escrevem.

4.6.1 proteção do hardware

As características de hardware protegem contra inadvertido escrevem ao AT28C256 das seguintes maneiras: (a) sentido de VCC – se VCC estão abaixo de 3.8V (típico) que a função da escrita é inibida; (b) VCC poder-no atraso – uma vez que VCC alcançaram 3.8V que o dispositivo cronometrará automaticamente para fora a Senhora 5 (típica) antes de permitir uma escrita; (c) escreve inibe – mantendo qualquer de OE baixo, o CE alto ou NÓS altos inibimos escrevemos ciclos; e (d) filtro de ruído – pulsos de menos de 15 ns (típico) no entradas NÓS ou do CE não iniciaremos um ciclo da escrita.

4.6.2 proteção de dados do software

Uma característica de proteção de dados controlada software foi executada no AT28C256. Quando permitida, a proteção de dados (SDP) do software, impedirá inadvertido escreve. A característica do SDP pode ser permitida ou desabilitado pelo usuário; o AT28C256 é enviado de Atmel com o SDP desabilitado.

O SDP é permitido pelo sistema de anfitrião que emite uma série de três escreve comandos; três bytes específicos dos dados são redigidos a três endereços específicos (refira do “o algoritmo da proteção de dados software”). Após ter escrito a sequência de comando de 3 bytes e depois que o tWC o AT28C256 inteiro será protegido contra inadvertido escreva operações. Deve-se notar, aquele protegeu uma vez o anfitrião pode ainda executar um byte ou a página escreve ao AT28C256. Isto é feito precedendo os dados a ser escritos pela mesma sequência de comando de 3 bytes usada para permitir o SDP.

Ajustado uma vez, o SDP permanecerá ativo a menos que a sequência de comando da inutilização for emitida. As transições do poder não desabilitam o SDP e o SDP protegerá o AT28C256 durante condições da ligação inicial e do poder-para baixo. Todas as sequências de comando devem se conformar à página escrevem especificações do sincronismo. Os dados nas sequências de comando da possibilidade e da inutilização não são redigidos ao dispositivo e os endereços de memória usados na sequência podem ser escritos com dados ou em um byte ou a página escreve a operação.

Após ter ajustado o SDP, toda a tentativa de escrever ao dispositivo sem a sequência de comando de 3 bytes começará o interno escrever temporizadores. Nenhum dados será redigido ao dispositivo; contudo, para a duração do tWC, as operações lidas eficazmente estarão votando operações. 4,7 a identificação de dispositivo um acréscimo 64 bytes da memória de EEPROM está disponível ao usuário para a identificação de dispositivo. Aumentando A9 para 12V o ± 0.5V e usando os lugar 7FC0H do endereço a 7FFFH os bytes adicionais pode ser escrito a ou lido de da mesma forma como a disposição regular da memória.

4,8 modo opcional do Erase da microplaqueta

O dispositivo inteiro pode ser apagado usando um código de software de 6 bytes. Veja por favor do “a nota de aplicação do Erase da microplaqueta software” para detalhes

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