MPU do BRAÇO Cortex-A8 do MPU Sitara do circuito integrado do microcontrolador de AM3352BZCZ30 AM3352BZCZD80 AM3354BZCZA100 AM3354BZCZD80

MPU do BRAÇO Cortex-A8 do MPU Sitara do circuito integrado do microcontrolador de AM3352BZCZ30 AM3352BZCZD80 AM3354BZCZA100 AM3354BZCZD80

Características 1

• Até o ‐ de 1-GHz SitaraTM ARM® Cortex®-A8 32 mordido processador do RISC

  • – Co-processador de NEONTM SIMD

  • – 32KB da instrução L1 e 32KB do esconderijo dos dados

    Com detecção do Único-erro (paridade)

  • – 256KB do esconderijo L2 com código de correção de erro

    (CCE)

  • – 176KB da ROM da bota da Em-microplaqueta

  • – 64KB de RAM dedicado

  • – Emulation e para eliminar erros - de JTAG

  • – Controlador de interrupção (interrupção até 128

    Pedidos)

• Memória da Em-microplaqueta (L3 compartilhado RAM)

  • – 64KB do controlador de uso geral da memória da Em-microplaqueta (OCMC) RAM

  • – Acessível a todos os mestres

  • – Apoia a retenção para a excitação rápida

• Relações externos da memória (EMIF)

  • – mDDR (LPDDR), DDR2, DDR3, controlador de DDR3L:

    • – mDDR: pulso de disparo 200-MHz (taxa de dados 400-MHz)

    • – DDR2: pulso de disparo 266-MHz (taxa de dados 532-MHz)

    • – DDR3: pulso de disparo 400-MHz (taxa de dados 800-MHz)

    • – DDR3L: pulso de disparo 400-MHz (dados 800-MHz

      Taxa)

    • – ônibus de dados de 16 bits

    • – 1GB do espaço endereçável total

    • – Apoia o dispositivo de memória um x16 ou dois x8

      Configurações

  • – Controlador de uso geral da memória (GPMC)

    • – Relação assíncrona de 8 bits e de 16 bits flexível da memória com até sete Chip Selects (NAND, NEM, Muxed-NEM, SRAM)

    • – Usa o código de BCH para apoiar 4, 8-, ou CCE de 16 bits

    • – Usa o código de Hamming para apoiar CCE 1-Bit

  • – Módulo do localizador do erro (OLMO)

    • – Usado conjuntamente com o GPMC para encontrar endereços de erros de dados dos Polynomials da síndrome gerados usando um algoritmo de BCH

    • – Apoios 4, 8-, e de 16 bits pelo lugar de erro do bloco 512-Byte baseado em algoritmos de BCH