CY7C1328G-133AXI chip ic eletrônico Chip de circuito integrado 4-Mbit (256K x 18) SRAM de sincronização DCD com pipeline

CY7C1328G 4 Mbit (256 K x 18) SRAM de sincronização DCD com pipeline

Características

• Entradas e saídas registradas para operação em pipeline

• Ideal para desempenho (desseleção de ciclo duplo)

— Expansão de profundidade sem estado de espera

• Arquitetura de E/S comum de 256K × 18

• Fonte de alimentação central de 3,3 V (VDD)

• Fonte de alimentação 3,3V/2,5VI/O (VDDQ)

• Tempos rápidos de clock para saída

— 2,6 ns (para dispositivo de 250 MHz)

• Oferece taxa de acesso 3-1-1-1 de alto desempenho

• Contador de burst selecionável pelo usuário com suporte para sequências de burst linear ou intercalado Intel® Pentium®

• Estrobos de endereços separados do processador e do controlador

• Gravações sincronizadas síncronas

• Habilitação de saída assíncrona

• Disponível em pacote TQFP de 100 pinos sem chumbo

• Opção de modo de hibernação “ZZ”

Descrição Funcional

O CY7C1328G SRAM integra células SRAM de 256K x 18 com circuitos periféricos síncronos avançados e um contador de dois bits para operação de rajada interna.Todas as entradas síncronas são controladas por registradores controlados por uma Entrada de Relógio (CLK) acionada por borda positiva.As entradas síncronas incluem todos os endereços, todas as entradas de dados, habilitação de chip de pipelining de endereço (CE1), habilitação de chip de expansão de profundidade (CE2 e CE3), entradas de controle de rajada (ADSC, ADSP e ADV), habilitação de gravação (BW[A: B], e BWE) e Global Write (GW).As entradas assíncronas incluem a Habilitação de Saída (OE) e o pino ZZ.

Endereços e habilitações de chip são registrados na borda ascendente do clock quando o Address Strobe Processor (ADSP) ou o Address Strobe Controller (ADSC) estão ativos.Endereços de rajada subseqüentes podem ser gerados internamente como controlados pelo pino Advance (ADV).

Endereço, entradas de dados e controles de gravação são registrados no chip para iniciar um ciclo de gravação auto-programado. Esta parte suporta operações de gravação de byte (consulte Descrições de pinos e Tabela verdade para obter mais detalhes).Os ciclos de gravação podem ter um a dois bytes de largura, conforme controlado pelas entradas de controle de gravação de byte.GW ativo LOW faz com que todos os bytes sejam escritos.Este dispositivo incorpora um registro de habilitação de pipeline adicional que atrasa o desligamento dos buffers de saída um ciclo adicional quando uma desmarcação é executada. Esse recurso permite a expansão de profundidade sem penalizar o desempenho do sistema.

O CY7C1328G opera a partir de uma fonte de alimentação principal de +3,3 V, enquanto todas as saídas operam com uma fonte de +3,3 V ou +2,5 V.Todas as entradas e saídas são compatíveis com o padrão JEDEC JESD8-5.

Classificações máximas

(Acima do qual a vida útil pode ser prejudicada. Para orientações do usuário, não testado.)

Temperatura de armazenamento ................................................ .... –65°C a +150°C

Temperatura Ambiente com Energia Aplicada.............–55°C a +125°C

Tensão de alimentação em V_DDRelativo a GND........................... –0,5V a +4,6V

Tensão de alimentação em V_DDQRelativo a GND ....................... –0,5V a +V_DD

Tensão CC aplicada às saídas em tri-sta.............. –0,5 V a V_DDQ+ 0,5V

Tensão de entrada CC .............................................. ........ –0,5V a V_DD+ 0,5V

Corrente nas Saídas (BAIXO)........................................... ................ 20mA

Tensão de Descarga Estática........................................... ................ > 2001V

(conforme MIL-STD-883, Método 3015)

Corrente de travamento .............................................. ....................... > 200 mA

Diagrama de Blocos Funcionais

Diagrama de pacote

Oferta de Ações (Venda a Quente)