Payment Terms :T/T, Western Union, Paypal, segurança de comércio, cartão de crédito
Capacidade da fonte :226 PCes
Prazo de entrega :3-5 dia
Detalhes de empacotamento :Empacotamento do standard internacional
Categoria :IC FPGA
Circunstância :Original 100%, brandnew e original, novo
Série :Arria II GZ
Número de blocos da disposição de lógica - laboratórios :11920
Número de I/Os :I/O 554
Tensão de fonte do funcionamento :1,5 V a 3,3 V
Pacote/caso :FBGA-1152
Taxa de dados :600 Mb/s a 6,375 Gb/s
Serviço :BOM Kitting
Prazo de execução :Em conservado em estoque, contato nós
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I/O Arria II GZ da microplaqueta FBGA-1152 554 de EP2AGZ300FF35C4N ALTERA FPGA
Atributo de produto
Valor de atributo
Intel
FPGA - Disposição de porta programável do campo
Arria II GZ
298000
11920
I/O 554
1,5 V a 3,3 V
0 C
+ 70 C
SMD/SMT
FBGA-1152
Bandeja
Taxa de dados:
600 Mb/s a 6,375 Gb/s
Série:
Arria II GZ
Tipo:
Intel/Altera
Bloco encaixado RAM - EBR:
kbit 3725
Frequência de funcionamento máxima:
540 megahertz
Umidade sensível:
Sim
Número de transceptores:
16/24 de transceptor
Tipo de produto:
FPGA - Disposição de porta programável do campo
Quantidade do bloco da fábrica:
24
Subcategoria:
Lógica programável CI
Memória total:
kbit 18413
Tradename:
Arria
Parte # pseudônimos:
969699
■Os dispositivos de Arria II GX dedicaram bancos da configuração no banco 3C e 8C, que apoiam os pinos dedicados da configuração e os alguns dos pinos de dupla finalidade com a esquema da configuração em 1,8, em 2,5, em 3,0, e em 3,3 V. Para dispositivos de Arria II GZ, os pinos dedicados da configuração são ficados situados no banco 1A e no banco 1C. Contudo, este os bancos não são bancos dedicados da configuração; consequentemente, os pinos do I/O do usuário estão disponíveis no banco 1A e no banco 1C. ■Pino dedicado de VCCIO, de VREF, e de VCCPD pelo banco do I/O para permitir padrões tensão-providos do I/O. Cada banco do I/O pode operar-se em VCCIO independente, VREF, e Níveis de VCCPD.
I/O de LVDS e DPA de alta velocidade ■Circuitos dedicados para executar relações de LVDS em velocidades de 150 Mbps a 1,25 Gbps ■RD OUTUBRO para o conexão de alta velocidade de LVDS ■Os circuitos dos DPA e os circuitos dos macio-CDR no receptor compensam automaticamente o enviesamento do canal-à-canal e do canal-à-pulso de disparo em relações fonte-síncronos e permite a aplicação de relações de série assíncronas com os pulsos de disparo encaixados em uma taxa de até 1,25 dados dos Gbps (SGMII e GbE) ■Os amortecedores de saída emulados de LVDS usam dois amortecedores de saída único-terminados com uma rede externo do resistor para apoiar LVDS, mini-LVDS, BLVDS (somente para Dispositivos de Arria II GZ), e padrões de RSDS.
