Pino intermediário móvel do projeto do PWB de DDR4 Lpddr4 e do soquete das diretrizes da disposição

2.0mm HDI PCBs para o pino intermediário do soquete LPDDR4 empilham acima o ouro da imersão 4-2-4

1 . Descrições:

Que é as mudanças da disposição do PWB necessárias para a aplicação DDR4?

DDR4 ou a taxa de dados dobro 4 vêm em dois tipos distintos do módulo. So-DIMM ou módulos duplos da memória do esboço pequeno in-line (260-pins) que estão no uso em dispositivos de computação portáteis como portáteis. O outro tipo do módulo é DIMM ou in-line os módulos duplos da memória (288-pins) que estão no uso nos dispositivos como desktops e servidores.

Assim, a primeira mudança na arquitetura é, naturalmente, devido à contagem de pino. A iteração precedente (DDR3) usa 240 pinos para um DIMM e 204 pinos para um So-DIMM. Considerando que mencionada previamente, DDR4 usa 288 pinos para sua aplicação de DIMM. Com o aumento nos pinos ou nos contatos, DDR4 oferece umas capacidades mais altas de DIMM, a integridade de dados aumentada, uma velocidade mais rápida da transferência, e um aumento na eficiência de poder.

Acompanhar esta melhoria total no desempenho é igualmente um projeto curvado (a parte inferior) que o permita melhor, um acessório mais seguro, e melhora a estabilidade e a força durante a instalação. Também, há os bancos de prova que confirmam que DDR4 oferece um aumento de 50% no desempenho e pode conseguir até 3.200 MTs (por segundo mega de transferências).

Além disso, consegue estes aumentos no desempenho apesar de usar menos poder; 1,2 volts (por DIMM) em vez da exigência de 1,5 a 1,35 volts de seu antecessor. Todas estas mudanças significam que os desenhistas do PWB devem fazer nova avaliação de sua aproximação do projeto para a aplicação de DDR4.

2 . Especificações:

A taxa dos Dobro-dados, ou a memória da RDA são muito comuns no projeto da placa de circuito impresso hoje. Muitos projetos usarão alguma versão desta configuração de memória que exige testes padrões de distribuição específicos na disposição. A RDA obtém seu nome de sua capacidade para enviar duas vezes e receber sinais pelo ciclo de pulso de disparo, que é à taxa dobro da única memória original da taxa de dados (SDR). Devido a esta taxa dobrada, o roteamento do traço para a memória da RDA deve guardar uns parâmetros mais apertados a fim encontrar as especificações de rendimento.

A chave a projetar circuitos da memória consiste em encontrar suas especificações cronometrando. Cada sinal precisa de ser cronometrado de modo que os dados possam ser capturados na borda de aumentação e de queda do sinal de pulso de disparo associado. Porque o aumento das taxas de dados com cada iteração nova da memória da RDA, as margens do sincronismo se tornará mais estreito. Isto é o lugar onde os testes padrões de distribuição precisos são necessários a fim cumprir as exigências do sincronismo.