W9725G6KB-25 DRAM ic Chip DDR2 SDRAM 256 Mbit 16 Mx16 1,8 V 84 pinos WBGA

W9725G6KB-25 DRAM ic Chip DDR2 SDRAM 256 Mbit 16 Mx16 1,8 V 84 pinos WBGA

Chip DRAM DDR2 SDRAM 256 Mbit 16 Mx16 1,8 V 84 pinos WBGA

1. DESCRIÇÃO GERAL

O W9725G6KB é um SDRAM DDR2 de 256M bits, organizado como 4.194.304 palavras  4 bancos  16 bits.Este dispositivo atinge taxas de transferência de alta velocidade de até 1066Mb/sec/pin (DDR2-1066) para aplicações gerais.W9725G6KB é classificado nas seguintes classes de velocidade: -18, -25, 25I e -3.As peças de grau -18 estão em conformidade com a especificação DDR2-1066 (7-7-7).As peças de grau -25 e 25I são compatíveis com a especificação DDR2-800 (5-5-5) ou DDR2-800 (6-6-6) (as peças de grau industrial 25I com garantia de suporte a -40°C ≤ TCASE ≤ 95°C).As peças de grau -3 estão em conformidade com a especificação DDR2-667 (5-5-5).Todas as entradas de controle e endereço são sincronizadas com um par de relógios diferenciais fornecidos externamente.As entradas são travadas no ponto de cruzamento dos relógios diferenciais (CLK subindo e CLK caindo).Todas as E/Ss são sincronizadas com um único DQS ou par diferencial DQS-DQS de forma síncrona de origem.

2. CARACTERÍSTICAS  Fonte de alimentação: VDD, VDDQ = 1,8 V ± 0,1 V  Arquitetura Double Data Rate: duas transferências de dados por ciclo de clock  Latência CAS: 3, 4, 5, 6 e 7  Comprimento de Burst: 4 e 8  Bi strobes de dados diferenciais direcionais (DQS e DQS) são transmitidos/recebidos com dados  Alinhados na borda com dados de leitura e alinhados no centro com dados de gravação  DLL alinha as transições DQ e DQS com clock  Entradas de clock diferenciais (CLK e CLK)  Máscaras de dados (DM) para gravação de dados  Comandos inseridos em cada borda CLK positiva, dados e máscara de dados são referenciados a ambas as bordas do DQS  Latência aditiva programável CAS postada suportada para tornar o comando e a eficiência do barramento de dados  Latência de leitura = Latência aditiva mais CAS Latência (RL = AL + CL)  Ajuste de impedância Off-Chip-Driver (OCD) e On-Die-Termination (ODT) para melhor qualidade de sinal  Operação de pré-carga automática para rajadas de leitura e gravação  Modos de atualização automática e atualização automática  Desligamento pré-carregado e desligamento ativo  Máscara de dados de gravação  Latência de gravação = leitura Latency - 1 (WL = RL - 1)  Interface: SSTL_18  Embalado em WBGA 84 Ball (8x12,5 mm2 ), usando materiais sem chumbo com conformidade com RoHS.

Informações relacionadas ao dispositivo: