EPM7128AETC100-10N MAX7000A EPM7128 CPLD Dispositivo lógico programável complexo

EPM7128AETC100-10N MAX7000A Circuitos Integrados (ICs) EPM7128 CPLDs (Dispositivos Lógicos Programáveis ​​Complexos)

EPM7128AETC100-10N MAX7000A Circuitos Integrados (ICs) EPM7128 CPLDs (Dispositivos Lógicos Programáveis ​​Complexos)

IC CPLD 128MC 10NS 100TQFP

Especificação:

A arquitetura MAX 7000A inclui os seguintes elementos:

Blocos de matriz lógica (LABs)

Macrocélulas

Termos do produto expansor (compartilhável e paralelo)

Matriz de interconexão programável

Blocos de controle de E/S A arquitetura MAX 7000A inclui quatro entradas dedicadas que podem ser usadas como entradas de uso geral ou como sinais de controle global de alta velocidade (clock, clear e dois sinais de habilitação de saída) para cada macrocélula e pino de E/S .

Descrição geral:

Os dispositivos MAX 7000A (incluindo MAX 7000AE) são dispositivos de alta densidade e alto desempenho baseados na arquitetura MAX de segunda geração da Altera.Fabricados com tecnologia CMOS avançada, os dispositivos MAX 7000A baseados em EEPROM operam com uma tensão de alimentação de 3,3 V e fornecem 600 a 10.000 portas utilizáveis, ISP, atrasos pino a pino de até 4,5 ns e velocidades de contador de até 227,3 MHz.Os dispositivos MAX 7000A nas classes de velocidade -4, -5, -6, -7 e cerca de -10 são compatíveis com os requisitos de tempo para operação de 33 MHz da especificação PCI Local Bus do PCI SIG (Special Interest Group).

Recursos:

Dispositivos lógicos programáveis ​​(PLDs) baseados em EEPROM de 3,3 V de alto desempenho construídos na arquitetura Multiple Array MatriX (MAX®) de segunda geração (consulte a Tabela 1)

Programabilidade no sistema (ISP) de 3,3 V por meio do padrão IEEE Std.1149.1 Interface do Joint Test Action Group (JTAG) com capacidade avançada de travamento de pinos – circuito de programação no sistema (ISP) do dispositivo MAX 7000AE compatível com IEEE Std.1532 – Circuito ISP do dispositivo EPM7128A e EPM7256A compatível com IEEE Std.1532

Circuito integrado de teste de varredura de limite (BST) compatível com IEEE Std.1149,1

Suporta JEDEC Jam Standard Test and Programming Language (STAPL) JESD-71

Recursos ISP aprimorados – Algoritmo ISP aprimorado para programação mais rápida (excluindo dispositivos EPM7128A e EPM7256A) – Bit ISP_Done para garantir programação completa (excluindo dispositivos EPM7128A e EPM7256A) – Resistor pull-up nos pinos de E/S durante a programação no sistema

Compatível com pinos com os populares dispositivos 5.0-V MAX 7000S

PLDs de alta densidade que variam de 600 a 10.000 portas utilizáveis

Faixa de temperatura estendida.

Mais futuros:

Atrasos lógicos pino a pino de 4,5 ns com frequências de contador de até 227,3 MHz

A interface de E/S MultiVoltTM permite que o núcleo do dispositivo funcione a 3,3 V, enquanto os pinos de E/S são compatíveis com níveis lógicos de 5,0 V, 3,3 V e 2,5 V

Contagens de pinos que variam de 44 a 256 em uma variedade de pacotes finos quad flat pack (TQFP), plástico quad flat pack (PQFP), ball-grid array (BGA), FineLine BGATM com economia de espaço e pacotes plásticos J-lead chip carrier (PLCC) .Suporta hot-socketing em dispositivos MAX 7000AE

Estrutura de roteamento contínuo de array de interconexão programável (PIA) para desempenho rápido e previsível

Compatível com PCI

Arquitetura amigável ao barramento, incluindo controle de taxa de variação programável

Opção de saída de drenagem aberta

Registros de macrocélula programáveis ​​com controles individuais de limpeza, predefinição, relógio e habilitação de relógio

Estados de inicialização programáveis ​​para registros de macrocélulas em dispositivos MAX 7000AE

Modo de economia de energia programável para redução de energia de 50% ou mais em cada macrocélula

Distribuição de termos de produto expansor configurável, permitindo até 32 termos de produto por macrocélula

Bit de segurança programável para proteção de projetos proprietários

Sinais de habilitação de saída de 6 a 10 pinos ou acionados por lógica

Dois sinais de clock globais com inversão opcional

Recursos de interconexão aprimorados para melhor roteabilidade

Tempos de configuração de entrada rápidos fornecidos por um caminho dedicado do pino de E/S para os registros de macrocélula

Controle de taxa de variação de saída programável

Pinos de aterramento programáveis

Suporte de design de software e localização e roteamento automáticos fornecidos pelos sistemas de desenvolvimento da Altera para PCs baseados em Windows e Sun SPARCstation e estações de trabalho HP 9000 Series 700/800 Suporte adicional para entrada de design e simulação fornecido por arquivos netlist EDIF 2 0 0 e 3 0 0 , biblioteca de módulos parametrizados (LPM), Verilog HDL, VHDL e outras interfaces para ferramentas EDA populares de fabricantes como Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity e VeriBest Suporte de programação com a Unidade de Programação Mestre da Altera (MPU ), cabo de comunicação MasterBlasterTM serial/universal serial bus (USB), cabo de download de porta paralela ByteBlasterMVTM e cabo de download serial BitBlasterTM, bem como hardware de programação de fabricantes de terceiros e qualquer arquivo JamTM STAPL (.jam), Jam Byte-Code Testador de circuito compatível com arquivo (.jbc) ou arquivo de formato vetorial serial (.svf).

MAX7000A Informações para pedidos:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE