Microplaqueta programável CPLD XCR3128XL-7VQ100I de Coolrunner XPLA3 IC

Detalhe rápido:

CoolRunner XPLA3 CPLD


Descrição:

A família de CoolRunner XPLA3 (disposição de lógica programável prolongada) de CPLDs é visada para os sistemas da baixa potência que incluem portátil, handheld, e aplicações sensíveis do poder. Cada membro da família de CoolRunner XPLA3 inclui a tecnologia de design rápida do poder zero (FZP) que combina a baixa potência e a alta velocidade. Com esta técnica de projeto, a família de CoolRunner XPLA3 oferece velocidades verdadeiras do pino-à-pino de 5,0 ns, ao simultaneamente entregar o poder que é menos do μW 56 no apoio sem a necessidade para do “bocados turbocompressor” ou outros esquemas do poder para baixo. Substituindo métodos convencionais do amplificador do sentido para executar termos do produto (uma técnica que foi usada em PLDs desde a era bipolar) com uma corrente conectada de portas puras do CMOS, o poder dinâmico é igualmente substancialmente mais baixo do que todo o outro CPLD. Os dispositivos de CoolRunner são o único TotalCMOS PLDs, porque usam uma tecnologia de processamento do CMOS e a técnica de projeto completa patenteada do CMOS FZP. A técnica de projeto de FZP combina pilhas de memória permanente rápidas com a ultra-baixa memória de sombra de SRAM do poder para entregar a família do mais baixo poder 3.3V CPLD da indústria.
A família de CoolRunner XPLA3 emprega uma estrutura completa do PLA para a atribuição da lógica dentro de um bloco da função. O PLA fornece a densidade da flexibilidade máxima e da lógica, o pino superior que trava a capacidade, ao manter o sincronismo determinística.
CoolRunner XPLA3 CPLDs é apoiado por ferramentas do CAE do software e do padrão do setor de Xilinx® WebPACK™ (mentor, cadência/OrCAD, lógica do Exemplar, Synopsys, Viewlogic, e Synplicity), usando editores de HDL com ABEL, VHDL, e Verilog, e/ou entrada esquemática do projeto da captação.
A verificação do projeto usa simuladores do padrão do setor para a simulação funcional e cronometrando. O desenvolvimento é apoiado no computador pessoal múltiplo (PC), no Sun, e nas plataformas de HP.
As características da família de CoolRunner XPLA3 igualmente incluem o padrão do setor, IEEE 1149,1, relação de JTAG com que teste, Em-sistema programar (ISP), e reprogramming da limite-varredura do dispositivo pode ocorrer. O CoolRunner XPLA3 CPLD é eletricamente programadores de utilização reprogrammable do dispositivo do padrão do setor.


Aplicações:

• A técnica de projeto rápida do poder zero (FZP) fornece o ultra-baixo poder e a alta velocidade mesma
- Corrente à espera típica do μA 17 a 18 em 25°C
• A arquitetura inovativa de CoolRunner™ XPLA3 combina a alta velocidade com a flexibilidade extrema
• Baseado no primeiro TotalCMOS PLD da indústria — projeto e tecnologias de processamento do CMOS
• 0.35μ avançado cinco processo do metal EEPROM da camada
- 1.000 os ciclos apagam/programas garantidos
- 20 anos de retenção dos dados garantiram
• 3V, Em-sistema programável (ISP) usando a relação de JTAG IEEE 1149,1
- Teste completo da Limite-varredura (IEEE 1149,1)
- Épocas de programação rápidas
• Apoio para cronometrar assíncrono complexo
- 16 pulsos de disparo do termo do produto e quatro pulsos de disparo do termo do controle local pelo bloco da função
- Quatro pulsos de disparo globais e um pulso de disparo universal do termo do controle pelo dispositivo
• Retenção excelente do pino durante mudanças de projeto
• Disponível na categoria comercial e em categoria industrial prolongada da tensão (2.7V a 3.6V)
• pinos tolerantes do I/O 5V
• Tempo de instalação entrado do registro de 2,5 ns
• Lógica da única passagem expansível a 48 termos do produto
• Atrasos de alta velocidade do pino-à-pino de 5,0 ns
• Controle de taxa de pântano pela saída
• 100% routable
• O bocado da segurança impede o acesso não autorizado
• Apoios queobstruem a capacidade
• Entrada/verificação do projeto usando Xilinx ou ferramentas do CAE do padrão do setor
• A estrutura inovativa do termo do controle fornece:
- Cronometrar assíncrono do macrocell
- O macrocell assíncrono registra o pré-ajuste/restauração
- O pulso de disparo permite o controle pelo macrocell
• Saída quatro para permitir controles pelo bloco da função
• NAND Foldback para a otimização da síntese
• Estado 3 universal que facilita “cama testes dos pregos”
• Disponível na Microplaqueta-escala BGA, em pacotes Fineline de BGA, e de QFP. disponível Pb-livre para a maioria de tipos do pacote.


Especificações: