Descrição funcional
As SRAMs CY7C1354A e CY7C1356A são concebidas para eliminar ciclos mortos na transição de leitura para escrita ou vice-versa.Estas SRAMs são otimizadas para 100% de utilização do bus e alcançam Zero Bus LatencyTM (ZBLTM) /No Bus LatencyTM (NoBLTM). Eles integram células SRAM 262.144 × 36 e 524.288 × 18, respectivamente, com circuitos periféricos síncronos avançados e um contador de dois bits para operação de rajada interna.projetos CMOS de baixa potência que utilizam polissilício de três camadas avançadoCada célula de memória consiste em quatro transistores e dois resistores de alto valor.
Características
• Zero Bus LatencyTM, sem ciclos mortos entre os ciclos de gravação e leitura
• Velocidade de relógio rápida: 200, 166, 133, 100 MHz
• Tempo de acesso rápido: 3.2, 3.6, 4.2, 5,0 ns
• As saídas registadas sincronizadas internamente eliminam a necessidade de controlar a EO
• Fonte de alimentação VCC única de 3,3 V ¥5% e +5%
• VCCQ separado para 3,3 V ou 2,5 V I/O
• Pino de comando WEN único (leitor/escritor)
• Registros de sinais de endereço, dados e controlo positivos acionados por clock-edge para aplicações totalmente ligadas
• Capacidade de interligação de quatro palavras
• Controle de gravação de byte individual (BWaBWd) (pode ser ligado LOW)
• Pino CEN para permitir o relógio e suspender as operações
• Três chips permitem uma simples expansão de profundidade
• Desligação automática disponível no modo ZZ ou seleção CE
• Análise dos limites do JTAG
• Pacotes TQFP de baixo perfil de 119 colisões, 14 mm × 22 mm BGA (Ball Grid Array) e 100 pinos
