Descrição funcional
A DDR SDRAM usa uma arquitetura de taxa de dados dupla para alcançar uma operação de alta velocidade.A arquitetura de taxa de dados dupla é essencialmente uma arquitetura 2n-prefetch com uma interface projetada para transferir duas palavras de dados por ciclo de relógio nos pinos de I / O. Um único acesso de leitura ou gravação para a DDR SDRAM consiste efetivamente de uma única transferência de dados de 2n bits de largura, de um ciclo de relógio no núcleo interno da DRAM e de dois correspondentes de n bits de largura,transferências de dados de meio ciclo de horas nos pinos de E/S.
Características
• VDD = +2,5V ±0,2V, VDDQ = +2,5V ±0,2V
• VDD = +2,6V ±0,1V, VDDQ = +2,6V ±0,1V (DDR400)
• Transmissão bidireccional de dados estroboscópicos (DQS)
recebido com dados, ou seja, dados síncronos com a fonte
capture (x16 tem dois 1 por byte)
• Taxa de dupla transmissão interna de dados (DDR)
Arquitetura; dois acessos de dados por ciclo de relógio
• Entradas de relógio diferencial (CK e CK#)
• Os comandos inseridos em cada borda CK positiva
• DQS alinhado em bordas com dados de READ; alinhado centralmente com dados de WRITE
• DLL para alinhar as transições DQ e DQS com CK
• Quatro bancos internos para funcionamento simultâneo
• Máscara de dados (DM) para mascarar dados de gravação
(x16 tem dois 1 por byte)
• Comprimentos de rajadas programáveis: 2, 4 ou 8
• Actualização automática
¢ 64 ms, ciclo 8192 (comercial e industrial)
- 16 ms, 8192 ciclos (automóvel)
• Auto- atualização (não disponível em dispositivos AT)
• TSOP de maior duração para melhorar a fiabilidade (OCPL)
• 2.5V de entrada/saída (compatível com SSTL_2)
• Opção de pré-carregamento automático simultâneo é suportada
• suporte ao bloqueio do tRAS (tRAP = tRCD)
