Chip de memória DDR2 1Gbit 64MX16 400MHz da gole MT41K128M16JT-125 400 picosegundos FBGA-84

MT47H64M16NF-25E: Chip de memória DDR2 1Gbit 64MX16 de M Dram 400 megahertz 400 picosegundos FBGA-84

Especificações

Descrição

O DDR2 SDRAM usa uma arquitetura dobro da taxa de dados para conseguir a operação de alta velocidade. A arquitetura dobro da taxa de dados é essencialmente uma arquitetura 4n-prefetch, com uma relação projetada transferir duas palavras de dados pelo ciclo de pulso de disparo nas bolas do I/O. Única LIDA ou ESCREVE a operação para o DDR2 SDRAM consiste eficazmente em um único 4n-bit? largamente, transferência de dados do dois-pulso de disparo-ciclo no núcleo interno da GOLE e quatro correspondência n-bocado-larga, transferências de dados do um-metade-pulso de disparo-ciclo nas bolas do I/O.

Um estroboscópio bidirecional dos dados (DQS, DQS#) é transmitido externamente, junto com dados, para o uso na captação de dados no receptor. DQS é um estroboscópio transmitido pelo DDR2 SDRAM durante lê e pelo controlador da memória durante escreve. DQS borda-é alinhado com os dados para READs e centro-alinhado com os dados para WRITEs. O oferecimento x16 tem dois estroboscópios dos dados, um para o byte mais baixo (LDQS, LDQS#) e um para o byte superior (UDQS, UDQS#).

O DDR2 SDRAM opera-se de um pulso de disparo diferencial (CK e CK#); o cruzamento das CK que vai ALTAMENTE e do CK# que vai BAIXO será referido como a borda positiva das CK. Os comandos (endereço e sinais de controle) são registrados em cada borda positiva das CK. Os dados entrados são registrados em ambas as bordas de DQS, e os dados de saída são providos a ambas as bordas de DQS assim como a ambas as bordas das CK.

Avaliações máximas absolutas da C.C.

Notas: 1. VDD, VDDQ, e VDDL devem estar dentro de 300mV de se em todas as vezes; isto não é re? quired quando o poder ramping para baixo.

2. × VDDQ DE VREF 0,6; contudo, VREF pode ser o ุ VDDQ contanto que VREF 300mV.

3. a tensão em nenhum I/O não pode exceder a tensão em VDDQ.

Características

• VDD = 1.8V ±0.1V, VDDQ = 1.8V ±0.1V

• I/O do JEDEC-padrão 1.8V (SSTL_18-compatible)

• Opção diferencial do estroboscópio dos dados (DQS, DQS#)

• arquitetura do prefetch 4n-bit

• Opção duplicada do estroboscópio da saída (RDQS) para x8

• DLL para alinhar transições de DQ e de DQS com as CK

• 8 bancos internos para a operação simultânea

• Latência programável de CAS (CL)

• Latência aditiva afixada de CAS (AL)

• ESCREVA a latência = a latência LIDA - 1 t CK

• Comprimentos estourados selecionáveis (BL): 4 ou 8

• Força ajustável da movimentação da dados-saída

• 64ms, ciclo 8192 para refrescar

• terminação do Em-dado (ODT)

• Opção industrial da temperatura (a TI)

• Opção automotivo da temperatura (EM)

• RoHS-complacente

• Especificação do tremor do pulso de disparo dos apoios JEDEC

Guias de troca