MT48LC32M8A2 IC programável lasca a GOLE síncrono 256Mb x4 x8 x16 SDRAM

MT48LC32M8A2 IC programável lasca a GOLE síncrono 256Mb x4 x8 x16 SDRAM

GOLE síncrono

MT48LC64M4A2 – 16 megohns bancos de x 4 x 4

MT48LC32M8A2 – 8 megohns bancos de x 8 x 4

MT48LC16M16A2 – 4 megohns bancos de x 16 x 4

Características

• PC100- e PC133-compliant

• Inteiramente síncrono; todos os sinais se registraram na borda positiva do pulso de disparo de sistema

• Operaço canalizada interna; o endereço de coluna pode ser mudado cada ciclo de pulso de disparo

• Bancos internos para o acesso/pré-carga escondendo da fileira

• Comprimentos programáveis da exploso: 1, 2, 4, 8, ou págiana inteira

• A auto pré-carga, inclui a auto pré-carga simultnea, e o automóvel refresca modos

• O auto refresca o modo

• 64ms, ciclo 8.192 refrescam

• entradas e saídas LVTTL-compatíveis

• Única fonte de alimentaço de +3.3V ±0.3V

Marcaço das opções

• Configurações

  – 64 megohns x 4 (16 megohns bancos de x 4 x 4) 64M4

  – 32 megohns x 8 (8 megohns bancos de x 8 x 4) 32M8

  – 16 megohns x 16 (4 megohns bancos de x 16 x 4) 16M16

• Escreva a recuperaço (^t WR)

  – ^t WR = “2 CLK” ¹ A2

• Pacote plástico – OCPL²

  – 54 pino TSOP II OCPL² (400 mil.) TG

     (padro)

  – 54 pino TSOP II OCPL2 (400 mil.) P

     Pb-livre

  – 60 bola FBGA (x4, x8) (8mm x 16mm) FB

  – 60 BB Pb-livre da bola FBGA (x4, x8)

     (8mm x 16mm)

  – 54 bola VFBGA (x16) (8mm x 14 milímetros) FG 

  – 54 bola VFBGA (x16) BG Pb-livre

     (8mm x 14 milímetros)  

• Cronometrar (tempo de ciclo)

  – @ CL 6.0ns = 3 (x8, x16 somente) -6A

  – @ CL 7.5ns = 3 (PC133) -75

  – @ CL 7.5ns = 2 (PC133) -7E

• O auto refresca

  – Padro nenhuns

  – Baixa potência L³

• Variaço da temperatura de funcionamento

  – Anúncio publicitário (0°C +70°C) a nenhuns

  – Industrial (– 40°C +85°C) ao TI

• Reviso do projeto:                                       D

Notas: 1. Refira a nota técnica do mícron: TN-48-05.

           2. Linha divisora descentralizada.

           3. Mícron do contato para a disponibilidade.

Descriço geral

O 256Mb SDRAM é um CMOS de alta velocidade, memória de acesso aleatório dinmica que contém 268.435.456 bocados. É configurado internamente enquanto uma GOLE do quadrilátero-banco com uma relaço síncrono (todos os sinais esto registrados na borda positiva do sinal de pulso de disparo, CLK). Cada um dos bancos do bocado de x4 67.108.864 é organizado como 8.192 fileiras por 2.048 colunas por 4 bocados. Cada um dos bancos do bocado de x8 67.108.864 é organizado como 8.192 fileiras por 1.024 colunas por 8 bocados. Cada um dos bancos do bocado de x16 67.108.864 é organizado como 8.192 fileiras por 512 colunas por 16 bocados.

Leia e escreva acessos a SDRAM so estourados orientou; os acessos começam em um lugar selecionado e continuam para um número programado de lugar em uma sequência programada. Os acessos começam com o registro de um comando ATIVO, que ento seja seguido por uma LIDA ou ESCREVA o comando. Os bocados do endereço registraram coincidente com o comando ATIVO so usados para selecionar o banco e a fileira a ser alcançados (BA0, BA1 selecionam o banco; A0-A12 selecionam a fileira). Os bocados do endereço registraram coincidente com LIDA ou ESCREVEM o comando so usados para selecionar o lugar começando da coluna para o acesso da exploso.

SDRAM prevê lida programável ou escreve comprimentos (BL) da exploso de 1, 2, 4, ou 8 lugar, ou a págiana inteira, com uma exploso termina a opço. Uma auto funço da pré-carga pode ser permitida de fornecer uma pré-carga auto-programada da fileira que seja iniciada no fim da sequência da exploso.

O 256Mb SDRAM usa uma arquitetura canalizada interna para conseguir a operaço de alta velocidade. Esta arquitetura é compatível com a regra 2n de arquiteturas do prefetch, mas igualmente permite que o endereço de coluna seja mudado em cada ciclo de pulso de disparo para conseguir um de alta velocidade, inteiramente de acesso aleatório. Pré-carregar um banco quando alcançar um de outros três bancos esconderá a PRÉ-CARGA dá um ciclo e fornece a operaço sem emenda, de alta velocidade, de acesso aleatório.

O 256Mb SDRAM é projetado operar-se em sistemas de memória 3.3V. Um automóvel refresca o modo é fornecido, junto com uma poder-economia, modo do poder-para baixo. Todas as entradas e saídas so LVTTL-compatíveis.

O substancial da oferta de SDRAMs avança no desempenho de funcionamento da GOLE, incluindo a capacidade para estourar synchronously dados em uma taxa de dados alta com geraço automática do coluna-endereço, a capacidade para intercalar entre bancos internos para esconder o tempo da pré-carga, e a capacidade de mudar aleatoriamente endereços de coluna em cada ciclo de pulso de disparo durante uma exploso alcança.

64 diagrama de bloco funcional do megohm x 4 SDRAM

32 diagrama de bloco funcional do megohm x 8 SDRAM

16 diagrama de bloco funcional do megohm x 16 SDRAM

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