Programa programável do campo do ICS da lógica de EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N

Programa programável do campo do ICS da lógica de EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N

O mais baixo poder FPGAs

• Consumo da mais baixa potência com fluxo poder-ciente da tecnologia de processamento da baixa potência de TSMC e do projeto de Altera®

Característica de segurança do projeto

Os dispositivos do ciclone III LS oferecem as seguintes características de segurança do projeto:

• Segurança da configuraço usando o padro avançado da criptografia (AES) com chave temporária de 256 bocados

• Distribuindo a arquitetura aperfeiçoada para o fluxo da separaço do projeto com o software de Quartus® II

■O fluxo da separaço do projeto consegue o isolamento físico e funcional entre separações do projeto

• Capacidade para desabilitar o porto externo de JTAG

• Indicador do ciclo da detecço de erro (ED) a retirar o núcleo

  • Fornece uma passagem ou falham o indicador em cada ciclo do ED

  • Fornece a visibilidade sobre a mudança intencional ou involuntária da configuraço

    bocados da memória de acesso aleatório (COMPRIMIR)

• A capacidade para executar o zeroization para cancelar índices da lógica de FPGA, COMPRIME, memória encaixada, e chave de AES

• O oscilador interno permite capacidades do monitor e do exame médico completo de sistema

  Integraço de sistemas aumentada

  • Memória--lógica e relaço altas da multiplicador--lógica

  • A contagem alta do I/O, baixo-e os dispositivos da densidade da meados de-escala para o I/O do usuário forçaram

    aplicações

    • O I/O ajustável massacrou taxas para melhorar a integridade de sinal

    • Apoia padrões do I/O tais como LVTTL, LVCMOS, SSTL, HSTL, PCI, PCI-X, LVPECL, ônibus LVDS (BLVDS), LVDS, mini-LVDS, RSDS, e PPDS

    • Apoia a característica da calibraço da terminaço da em-microplaqueta do multi-valor (OUTUBRO) para eliminar variações sobre o processo, a tenso, e a temperatura (PVT)

  • Quatro laços fase-fechados (PLLs) pelo dispositivo para fornecer a gesto e a síntese robustas do pulso de disparo para a gesto do pulso de disparo do dispositivo, a gesto do pulso de disparo de sistema externo, e as relações do I/O

    • Cinco saídas por PLL

    • Cascadable para salvar I/Os, facilite o roteamento do PWB, e reduza o tremor

    • Dinamicamente reconfigurável para mudar o deslocamento de fase, a multiplicaço ou a diviso da frequência, ou ambos, e a frequência da entrada no sistema sem reconfigurar o dispositivo

  • Elevaço do sistema remoto sem o auxílio de um controlador externo

  • Circuitos cíclicos dedicados do verificador do código da redundncia para detectar a virada do único-evento

    Edições (SEU)

  • Processador encaixado II de Nios® para a família do dispositivo do ciclone III, o baixo custo de oferecimento e o costume-ajuste encaixados processando soluções