Visão geral da família Virtex-5 nova e original XC5VSX95T-1FF1136C

Viso geral da família Virtex-5

Descriço geral

A família Virtex®-5 oferece os mais novos e poderosos recursos do mercado de FPGA.Usando a arquitetura baseada em coluna ASMBL™ (Advanced Silicon Modular Block) de segunda geraço, a família Virtex-5 contém cinco plataformas distintas (subfamílias), a maior escolha oferecida por qualquer família FPGA.Cada plataforma contém uma proporço diferente de recursos para atender s necessidades de uma ampla variedade de projetos lógicos avançados.Além da malha lógica mais avançada e de alto desempenho, os FPGAs Virtex-5 contêm muitos blocos de nível de sistema de IP rígido, incluindo RAM/FIFOs de bloco de 36 Kbit poderosos, fatias DSP 25 x 18 de segunda geraço, tecnologia SelectIO™ com built-in em impedncia controlada digitalmente, blocos de interface síncrona de fonte ChipSync™, funcionalidade de monitor do sistema, blocos de gerenciamento de relógio aprimorados com geradores de relógio DCM (Gerenciadores de relógio digital) integrados e loop de bloqueio de fase (PLL) e opções avançadas de configuraço.Recursos adicionais dependentes de plataforma incluem blocos transceptores seriais de alta velocidade com otimizaço de energia para conectividade serial aprimorada, blocos Endpoint integrados compatíveis com PCI Express®, MACs Ethernet tri-mode (Media Access Controllers) e blocos integrados de microprocessador PowerPC® 440 de alto desempenho.Esses recursos permitem que designers de lógica avançados criem os mais altos níveis de desempenho e funcionalidade em seus sistemas baseados em FPGA.Construídos em uma tecnologia de processamento de cobre de última geraço de 65 nm, os FPGAs Virtex-5 so uma alternativa programável tecnologia ASIC personalizada.A maioria dos projetos de sistemas avançados requer a força programável dos FPGAs.Os FPGAs Virtex-5 oferecem a melhor soluço para atender s necessidades de projetistas de lógica de alto desempenho, projetistas de DSP de alto desempenho e projetistas de sistemas embarcados de alto desempenho com lógica sem precedentes, DSP, microprocessador rígido/soft e recursos de conectividade.As plataformas Virtex-5 LXT, SXT, TXT e FXT incluem conectividade serial avançada de alta velocidade e capacidade de camada de link/transaço

Resumo dos recursos do Virtex-5 FPGA

• Cinco plataformas LX, LXT, SXT, TXT e FXT

− Virtex-5 LX: Aplicações de lógica geral de alto desempenho

− Virtex-5 LXT: Lógica de alto desempenho com conectividade serial avançada

− Virtex-5 SXT: Aplicações de processamento de sinal de alto desempenho com conectividade serial avançada

− Virtex-5 TXT: Sistemas de alto desempenho com conectividade serial avançada de dupla densidade

− Virtex-5 FXT: Sistemas embarcados de alto desempenho com conectividade serial avançada

• Compatibilidade entre plataformas

− Os dispositivos LXT, SXT e FXT so compatíveis com a área de cobertura no mesmo pacote usando tenso ajustável

reguladores

• A malha FPGA mais avançada, de alto desempenho e utilizaço otimizada

− Tecnologia de tabela de pesquisa (LUT) real de 6 entradas

− Opço 5-LUT dupla

− Roteamento de salto reduzido aprimorado

− Opço de RAM distribuída de 64 bits

− Opço SRL32/Dual SRL16

• Poderoso relógio de bloco de gerenciamento de relógio (CMT)

− Blocos do Digital Clock Manager (DCM) para buffer de atraso zero, síntese de frequência e fase de clock

mudando

- Blocos PLL para filtragem de jitter de entrada, buffer de atraso zero, síntese de frequência e correspondência de fase

diviso do relógio

• RAM/FIFOs de bloco de 36 Kbits

− Verdadeiros blocos de RAM de porta dupla

- Lógica FIFO programável opcional aprimorada

− Programável

- Verdadeiras larguras de porta dupla até x36

- Larguras simples de porta dupla até x72

− Circuito de correço de erro opcional integrado

− Opcionalmente, programe cada bloco como dois blocos independentes de 18 Kbits

• Tecnologia SelectIO paralela de alto desempenho

− Operaço 1.2 a 3.3VI/O

− Interface síncrona de origem usando a tecnologia ChipSync™

- Terminaço ativa de impedncia controlada digitalmente (DCI)

− Banco de E/S flexível e refinado

− Suporte de interface de memória de alta velocidade

• Fatias DSP48E avançadas

− 25 x 18, complemento de dois, multiplicaço

− Somador, subtrator e acumulador opcionais

− Pipelining opcional

− Funcionalidade lógica bit a bit opcional

− Conexões em cascata dedicadas

• Opções de configuraço flexíveis

− Interface SPI e FLASH Paralela

− Suporte multi-bitstream com lógica de reconfiguraço de fallback dedicada

− Capacidade de detecço automática de largura de barramento

• Capacidade de monitoramento do sistema em todos os dispositivos

− Monitoramento térmico no chip/fora do chip

− Monitoramento da fonte de alimentaço On-chip/Off-chip

− Acesso JTAG a todas as grandezas monitoradas

• Blocos de endpoint integrados para projetos PCI Express

− Plataformas LXT, SXT, TXT e FXT

− Compatível com PCI Express Base Specification 1.1

− suporte de pista x1, x4 ou x8 por bloco

− Funciona em conjunto com transceptores RocketIO™

• MACs Ethernet de modo triplo 10/100/1000 Mb/s

− Plataformas LXT, SXT, TXT e FXT

− Os transceptores RocketIO podem ser usados ​​como PHY ou conectar-se a PHY externo usando muitos MII suaves

(Interface independente de mídia) opções

• Transceptores RocketIO GTP de 100 Mb/s a 3,75 Gb/s

− Plataformas LXT e SXT

• Transceptores RocketIO GTX de 150 Mb/s a 6,5 ​​Gb/s

− Plataformas TXT e FXT

• Microprocessadores PowerPC 440

− Apenas plataforma FXT

− Arquitetura RISC

− Pipeline de 7 estágios

− Instruço de 32 Kbytes e caches de dados incluídos

− Estrutura de interface do processador otimizada (crossbar)

• Tecnologia de processo CMOS de cobre de 65 nm

• Tenso do núcleo de 1,0 V

• Embalagem flip-chip de alta integridade de sinal disponível em opções de pacote padro ou livre de Pb

Lógica Virtex-5 FPGA

• Em média, uma a duas melhorias no grau de velocidade em relaço aos dispositivos Virtex-4

• Registradores de deslocamento variável de 32 bits em cascata ou capacidade de memória distribuída de 64 bits

• Arquitetura de roteamento superior com roteamento diagonal aprimorado suporta conectividade bloco a bloco

com saltos mínimos

• Até 330.000 células lógicas incluindo:

− Até 207.360 flip-flops internos de malha com habilitaço de clock (XC5VLX330)

− Até 207.360 tabelas de consulta (LUTs) reais de 6 entradas com mais de 13 milhões de bits LUT totais

− Duas saídas para o modo 5-LUT duplo proporcionam uma utilizaço aprimorada

− Multiplexadores de expanso lógica e registradores de E/S

Tecnologia de relógio de 550 MHz

• Até seis blocos de gerenciamento de relógio (CMTs)

− Cada CMT contém dois DCMs e um PLL—até dezoito geradores de clock no total

− Cascata flexível DCM-para-PLL ou PLL-para-DCM

− Desvio de relógio de preciso e mudança de fase

− Síntese de frequência flexível

− Múltiplos modos de operaço para facilitar as decisões de compensaço de desempenho

− Frequência máxima de entrada/saída aprimorada

− Resoluço de mudança de fase de granulaço fina

− Filtragem de jitter de entrada

− Operaço de baixa potência

- Ampla faixa de mudança de fase

• Estrutura de árvore de clock diferencial para clock de baixo jitter otimizado e ciclo de trabalho preciso

• 32 redes de relógio globais

• Relógios regionais, de E/S e locais, além dos relógios globais

Tecnologia SelectIO

• Até 1.200 E/S de usuário

• Ampla seleço de padrões de E/S de 1,2 V a 3,3 V

• Desempenho extremamente alto

− Até 800 Mb/s HSTL e SSTL (em todos os I/Os single-ended)

− Até 1,25 Gb/s LVDS (em todos os pares diferenciais de E/S)

• Terminaço diferencial real no chip

• Mesma captura de borda nas E/Ss de entrada e saída

• Amplo suporte de interface de memória

Memória de bloco integrada de 550 MHz

• Até 16,4 Mbits de memória de bloco integrada

• Blocos de 36 Kbits com modo duplo opcional de 18 Kbits

• Verdadeiras células RAM de porta dupla

• Seleço de largura de porta independente (x1 a x72)

− Até x36 total por porta para operaço de porta dupla verdadeira

− Até x72 total por porta para operaço simples de porta dupla (uma porta de leitura e uma porta de gravaço)

− Bits de memória mais suporte de memória de paridade/banda lateral para larguras x9, x18, x36 e x72

− Configurações de 32K x 1 a 512 x 72 (8K x 4 a 512 x 72 para operaço FIFO)

• Lógica de suporte FIFO multitaxa

− Sinalizador Cheio e Vazio com sinalizadores Quase Cheio e Quase Vazio totalmente programáveis

• Suporte FIFO síncrono sem incerteza de sinalizador

• Estágios de pipeline opcionais para maior desempenho

• Capacidade de gravaço de bytes

• Roteamento em cascata dedicado para formar memória de 64 K x 1 sem usar roteamento FPGA

• ECC opcional integrado para requisitos de memória de alta confiabilidade

• Design especial de potência reduzida para operaço de 18 Kbit (e abaixo)

Fatias DSP48E de 550 MHz

• 25 x 18 multiplicaço em complemento de dois

• Estágios de pipeline opcionais para desempenho aprimorado

• Acumulador opcional de 48 bits para operaço de acumulaço múltipla (MACC) com acumulador opcional

cascata para 96 ​​bits

• Somador integrado para operaço de multiplicaço complexa ou adiço de multiplicaço

• Modos de operaço lógica bit a bit opcionais

• Registradores C independentes por fatia

• Totalmente em cascata em uma coluna DSP sem recursos de roteamento externo

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