MT48LC32M8A2FB-75:D TR Chips IC programáveis ​​Synchronous DRAM 256Mb x4 x8 x16 SDRAM

MT48LC32M8A2 Chips IC programáveis ​​Synchronous DRAM 256Mb x4 x8 x16 SDRAM

DRAM síncrona

MT48LC64M4A2 – 16 Meg x 4 x 4 bancos

MT48LC32M8A2 – 8 Meg x 8 x 4 bancos

MT48LC16M16A2 – 4 Meg x 16 x 4 bancos

Características

• Compatível com PC100 e PC133

• Totalmente síncrono;todos os sinais registrados na borda positiva do clock do sistema

• Operaço de dutos internos;o endereço da coluna pode ser alterado a cada ciclo de clock

• Bancos internos para ocultar acesso/pré-carga de linha

• Comprimentos de rajada programáveis: 1, 2, 4, 8 ou página inteira

• Pré-carga automática, inclui pré-carga automática simultnea e modos de atualizaço automática

• Modo de atualizaço automática

• 64 ms, atualizaço de 8.192 ciclos

• Entradas e saídas compatíveis com LVTTL

• Fonte de alimentaço única +3,3V ±0,3V

Marcaço de opções

• Configurações

– 64 Meg x 4 (16 Meg x 4 x 4 bancos) 64M4

– 32 Meg x 8 (8 Meg x 8 x 4 bancos) 32M8

– 16 Meg x 16 (4 Meg x 16 x 4 bancos) 16M16

• Recuperaço de gravaço (^tWR)

–^tWR = “2 CLK”¹A2

• Embalagem plástica – OCPL²

– TSOP II OCPL de 54 pinos²(400 mil) TG

(padro)

– TSOP II OCPL2 de 54 pinos (400 mil) P

livre de Pb

– FBGA de 60 bolas (x4, x8) (8 mm x 16 mm) FB

– FBGA de 60 bolas (x4, x8) BB livre de Pb

(8 mm x 16 mm)

– VFBGA de 54 esferas (x16) (8 mm x 14 mm) FG

– VFBGA de 54 bolas (x16) BG livre de Pb

(8 mm x 14 mm)

• Tempo (tempo de ciclo)

– 6,0ns @ CL = 3 (x8, x16 apenas) -6A

– 7,5ns @ CL = 3 (PC133) -75

– 7,5ns @ CL = 2 (PC133) -7E

• Atualizaço automática

- Padro Nenhum

– Baixa potência L³

• Faixa de temperatura operacional

– Comercial (0°C a +70°C) Nenhum

– Industrial (–40°C a +85°C) TI

• Reviso do projeto: D

Notas: 1. Consulte a nota técnica da Micron: TN-48-05.

2. Linha de partiço fora do centro.

3. Entre em contato com a Micron para verificar a disponibilidade.

Descriço geral

O SDRAM de 256 Mb é um CMOS de alta velocidade, memória dinmica de acesso aleatório contendo 268.435.456 bits.Ele é configurado internamente como um DRAM quad-bank com uma interface síncrona (todos os sinais so registrados na borda positiva do sinal de clock, CLK).Cada um dos bancos de 67.108.864 bits do x4 é organizado como 8.192 linhas por 2.048 colunas por 4 bits.Cada um dos bancos de 67.108.864 bits do x8 é organizado como 8.192 linhas por 1.024 colunas por 8 bits.Cada um dos bancos de 67.108.864 bits do x16 é organizado como 8.192 linhas por 512 colunas por 16 bits.

Os acessos de leitura e gravaço ao SDRAM so orientados a rajadas;os acessos começam em um local selecionado e continuam por um número programado de locais em uma sequência programada.Os acessos iniciam-se com o registo de um comando ACTIVE, a que se segue um comando READ ou WRITE.Os bits de endereço registrados coincidentes com o comando ACTIVE so usados ​​para selecionar o banco e a linha a ser acessada (BA0, BA1 selecionam o banco; A0–A12 selecionam a linha).Os bits de endereço registrados coincidentes com o comando READ ou WRITE so usados ​​para selecionar o local da coluna inicial para o acesso em rajada.

A SDRAM fornece comprimentos de rajada de leitura ou gravaço (BL) programáveis ​​de 1, 2, 4 ou 8 localizações, ou a página inteira, com uma opço de terminaço de rajada.Uma funço de pré-carga automática pode ser habilitada para fornecer uma pré-carga de linha auto-programada que é iniciada no final da sequência de rajada.

O SDRAM de 256Mb usa uma arquitetura de pipeline interna para obter operaço de alta velocidade.Essa arquitetura é compatível com a regra 2n das arquiteturas de pré-busca, mas também permite que o endereço da coluna seja alterado a cada ciclo de clock para obter um acesso totalmente aleatório de alta velocidade.Pré-carregar um banco enquanto acessa um dos outros três bancos ocultará os ciclos de PRECARGA e fornecerá uma operaço de acesso aleatório contínua e de alta velocidade.

O SDRAM de 256Mb foi projetado para operar em sistemas de memória de 3,3V.Um modo de atualizaço automática é fornecido, juntamente com um modo de economia de energia e desligamento.Todas as entradas e saídas so compatíveis com LVTTL.

As SDRAMs oferecem avanços substanciais no desempenho operacional da DRAM, incluindo a capacidade de estourar dados de forma síncrona a uma alta taxa de dados com geraço automática de endereço de coluna, a capacidade de intercalar entre bancos internos para ocultar o tempo de pré-carga e a capacidade de alterar aleatoriamente os endereços de coluna em cada ciclo de clock durante um acesso em rajada.

Diagrama de bloco funcional de 64 Meg x 4 SDRAM

Diagrama de bloco funcional SDRAM 32 Meg x 8

Diagrama de bloco funcional SDRAM 16 Meg x 16

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