MT48LC8M16A2P-6A IT:L Chip de Circuito Integrado SYNCHRONOUS DRAM

128Mb: x4, x8, x16 SDRAM

DRAM SÍNCRONO

MT48LC32M4A2 – 8 Meg x 4 x 4 bancos

MT48LC16M8A2 – 4 Meg x 8 x 4 bancos

MT48LC8M16A2 – 2 Meg x 16 x 4 bancos

CARACTERÍSTICAS

• Compatível com PC100 e PC133

• Totalmente síncrono;todos os sinais registrados na borda positiva do clock do sistema

• Operaço de dutos internos;o endereço da coluna pode ser alterado a cada ciclo de clock

• Bancos internos para ocultar acesso/pré-carga de linha

• Comprimentos de rajada programáveis: 1, 2, 4, 8 ou página inteira

• Pré-carga automática, inclui pré-carga automática simultnea e modos de atualizaço automática

• Modo de atualizaço automática;padro e baixa potência

• 64 ms, atualizaço de 4.096 ciclos

• Entradas e saídas compatíveis com LVTTL

• Fonte de alimentaço única +3,3V ±0,3V

OPÇÕES DE MARCAÇO

• Configurações

32 Meg x 4 (8 Meg x 4 x 4 bancos) 32M4

16 Meg x 8 (4 Meg x 8 x 4 bancos) 16M8

8 Meg x 16 (2 Meg x 16 x 4 bancos) 8M16

• Recuperaço WRITE (^tWR)

^tWR = “2 CLK”¹A2

• Pacote/Pinagem

Embalagem Plástica – OCPL²

54 pinos TSOP II (400 mil) TG

FBGA de 60 esferas (8 mm x 16 mm) FB^3,6

FBGA de 60 esferas (11 mm x 13 mm) FC^3,6

• Tempo (tempo de ciclo)

10ns @ CL = 2 (PC100) -8E^3,4,5

7,5ns @ CL = 3 (PC133) -75

7,5ns @ CL = 2 (PC133) -7E

• Atualizaço automática

Padro Nenhum

Baixa potência L

• Faixa de temperatura operacional

Comercial (0℃ a +70℃) Nenhum

Industrial (-40℃ a +85℃) TI³

Exemplo de número de peça: MT48LC16M8A2TG-7E

OBSERVAÇO:

1. Consulte a Nota Técnica Micron: TN-48-05.

2. Linha de partiço fora do centro.

3. Consulte a disponibilidade da Micron.

4. No recomendado para novos projetos.

5. Mostrado para compatibilidade com PC100.6. Consulte a página 59 para obter a tabela de marcaço de dispositivos FBGA.

DESCRIÇO GERAL

O Micron® 128Mb SDRAM é um CMOS de alta velocidade, memória dinmica de acesso aleatório contendo 134.217.728 bits.Ele é configurado internamente como um DRAM quad-bank com uma interface síncrona (todos os sinais so registrados na borda positiva do sinal de clock, CLK).Cada um dos bancos de 33.554.432 bits do x4 é organizado como 4.096 linhas por 2.048 colunas por 4 bits.Cada um dos bancos de 33.554.432 bits do x8 é organizado como 4.096 linhas por 1.024 colunas por 8 bits.Cada um dos bancos de 33.554.432 bits do x16 é organizado como 4.096 linhas por 512 colunas por 16 bits.

Os acessos de leitura e gravaço ao SDRAM so orientados a rajadas;os acessos começam em um local selecionado e continuam por um número programado de locais em uma sequência programada.Os acessos iniciam-se com o registo de um comando ACTIVE, a que se segue um comando READ ou WRITE.Os bits de endereço registrados coincidentes com o comando ACTIVE so utilizados para selecionar o banco e a linha a ser acessada (BA0, BA1 selecionam o banco; A0-A11 selecionam a linha).Os bits de endereço registrados coincidentes com o comando READ ou WRITE so usados ​​para selecionar o local da coluna inicial para o acesso em rajada.

A SDRAM fornece comprimentos de burst READ ou WRITE programáveis ​​de 1, 2, 4 ou 8 locais, ou a página inteira, com uma opço de término de burst.Uma funço de pré-carga automática pode ser habilitada para fornecer uma pré-carga de linha auto-programada que é iniciada no final da sequência de rajada.

O SDRAM de 128Mb usa uma arquitetura de pipeline interna para obter operaço de alta velocidade.Essa arquitetura é compatível com a regra 2n das arquiteturas de pré-busca, mas também permite que o endereço da coluna seja alterado a cada ciclo de clock para obter um acesso totalmente aleatório de alta velocidade.Pré-carregar um banco enquanto acessa um dos outros três bancos ocultará os ciclos de pré-carga e fornecerá uma operaço contínua de acesso aleatório de alta velocidade.

O SDRAM de 128Mb foi projetado para operar em sistemas de memória de 3,3V.Um modo de atualizaço automática é fornecido, juntamente com um modo de economia de energia e desligamento.Todas as entradas e saídas so compatíveis com LVTTL.

Os SDRAMs oferecem avanços substanciais no desempenho operacional da DRAM, incluindo a capacidade de estourar dados de forma síncrona a uma alta taxa de dados com geraço automática de endereço de coluna, a capacidade de intercalar entre bancos internos para ocultar o tempo de pré-carga e a capacidade de alterar aleatoriamente os endereços de coluna em cada relógio ciclo durante um acesso em rajada.

CLASSIFICAÇÕES MÁXIMAS ABSOLUTAS*

Tenso na alimentaço VDD/VDDQ em relaço ao VSS ....................................... .. -1V a +4,6V

Tenso nas entradas, NC ou pinos de E/S em relaço ao VSS ...................................... ... -1V a +4,6V

Temperatura operacional, TA (comercial)............................... ...........0°C a +70°C

Temperatura operacional, TA (estendido; peças IT) ....................................... -40 °C a +85 °C

Temperatura de armazenamento (plástico)............................................. ................... -55°C a +150°C

Dissipaço de energia ................................................ ................................................ ..... 1W

*Estresses maiores do que os listados em “Classificações máximas absolutas” podem causar danos permanentes ao dispositivo.Esta é apenas uma classificaço de estresse, e a operaço funcional do dispositivo nessas ou em quaisquer outras condições acima das indicadas nas seções operacionais desta especificaço no está implícita.A exposiço a condições de classificaço máxima absoluta por períodos prolongados pode afetar a confiabilidade.

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