HEF4046BT, 653 circuitos integrados lineares e digitais Circuito Integrado Circuito fechado de fase

HEF4046B

MSI

Loop bloqueado por fase

DESCRIÇO

O HEF4046B é um circuito de loop de travamento de fase que consiste em um oscilador controlado por tenso linear (VCO) e dois comparadores de fase diferentes com um amplificador de entrada de sinal comum e uma entrada de comparador comum.Um diodo regulador (zener) de 7 V é fornecido para regulaço da tenso de alimentaço, se necessário.Para descriço funcional, veja mais adiante nestes dados.

HEF4046BP(N): DIL de 16 derivações;plástico (SOT38-1)

HEF4046BD(F): DIL de 16 derivações;cermica (cerdip) (SOT74)

HEF4046BT(D): SO de 16 derivações;plástico (SOT109-1)

DESCRIÇO FUNCIONAL

VCO parte

O VCO requer um capacitor externo (C1) e um ou dois resistores externos (R1 ou R1 e R2).O resistor R1 e o capacitor C1 determinam a faixa de frequência do VCO.O resistor R2 permite que o VCO tenha um desvio de frequência, se necessário.A alta impedncia de entrada do VCO simplifica o projeto de filtros passa-baixa;ele permite ao projetista uma ampla escolha de faixas de resistores/capacitores.Para no carregar o filtro passa-baixo, uma saída seguidora de fonte da tenso de entrada do VCO é fornecida no pino 10. Se este pino (SFOUT) for usado, um resistor de carga (RSF) deve ser conectado deste pino ao VSS ;se no for utilizado, este pino deve ser deixado aberto.A saída do VCO (pino 4) pode ser conectada diretamente entrada do comparador (pino 3) ou por meio de um divisor de frequência.Um nível BAIXO na entrada de inibiço (pino 5) habilita o VCO e o seguidor de fonte, enquanto um nível ALTO desliga ambos para minimizar o consumo de energia em stand-by.

comparadores de fase

A entrada do sinal do comparador de fase (pino 14) pode ser acoplada diretamente, desde que a oscilaço do sinal esteja entre os níveis lógicos de entrada da família HE4000B padro.O sinal deve ser acoplado capacitivamente ao amplificador de auto-polarizaço na entrada do sinal em caso de oscilações menores.O comparador de fase 1 é uma rede EXCLUSIVE-OR.As frequências de entrada do sinal e do comparador devem ter um fator de serviço de 50% para obter a faixa máxima de travamento.A tenso média de saída do comparador de fase é igual a 1⁄ 2 VDD quando no há sinal ou ruído na entrada do sinal.A tenso média para a entrada do VCO é fornecida pelo filtro passa-baixo conectado saída do comparador de fase 1. Isso também faz com que o VCO oscile na frequência central (fo).A faixa de captura de frequência (2 fc) é definida como a faixa de frequência dos sinais de entrada na qual o PLL travará se estiver inicialmente fora de travamento.A faixa de bloqueio de frequência (2 fL) é definida como a faixa de frequência dos sinais de entrada na qual o loop permanecerá bloqueado se estiver inicialmente bloqueado.O intervalo de captura é menor ou igual ao intervalo de bloqueio.

Com o comparador de fase 1, a faixa de frequências na qual o PLL pode adquirir o bloqueio (faixa de captura) depende das características do filtro passa-baixa e essa faixa pode ser to grande quanto a faixa de bloqueio.O comparador de fase 1 permite que o sistema PLL permaneça travado apesar de grandes quantidades de ruído no sinal de entrada.Um comportamento típico desse tipo de comparador de fase é que ele pode travar em frequências de entrada próximas aos harmônicos da frequência central do VCO.Outro comportamento típico é que o ngulo de fase entre o sinal e a entrada do comparador varia entre 0° e 180° e é 90° na frequência central.A Figura 3 mostra a característica típica de resposta fase-saída.

Fig.1 Diagrama funcional.

Fig.2 Diagrama de fixaço.

FIXAÇO

1. Saída de pulso do comparador de fase

2. Saída do comparador de fase 1

3. Entrada do comparador

4. Saída VCO

5. Inibir entrada

6. Conexo A do capacitor C1

7. Conexo B do capacitor C1

8. VSS

9. Entrada VCO

10. Saída do seguidor de fonte

11. Conexo do resistor R1

12. Conexo do resistor R2

13. Saída do comparador de fase 2

14. Entrada de sinal

15. Entrada de diodo Zener para alimentaço regulada.

Fig.3 Diferença de fase das entradas de sinal para o comparador para o comparador 1.

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