8 setor uniforme W25Q80DVSSIG de Mbit 4Kb NEM memória Flash de série

W25Q80DVSSIG NEM spiFlash instantneo, 8M-bit, setor 4Kb uniforme

DESCRIÇO 1.GENERAL

A memória Flash de série de W25Q80DV/DL (8M-bit) fornece uma soluço do armazenamento para sistemas o espaço, os pinos e o poder limitados. A série 25Q oferece a flexibilidade e o desempenho bem além dos dispositivos instantneos de série ordinários. So ideais para o código que sombreia a RAM, executando o código diretamente de voz, de texto e dos dados andstoring duplos/do quadrilátero SPI (XIP). O W25Q80DV opera-se em um único 2.7V a 3.6V e nos operateds de W25Q80DL em um único 2.3V fonte 3.6Vpower com consumo atual to baixo como 1μ A para o poder-para baixo.
O W25Q80DV/DLarray é organizado em 4.096 páginas programáveis de 256 bytes cada um. Até 256 bytes podem ser programados em um momento. As páginas podem ser ingroups apagados de 16 (o setor 4KB apaga), grupos de 128 (o bloco 32KB apaga), grupos de 256 (o bloco 64KB apaga) ou a microplaqueta inteira (a microplaqueta apaga). Os setores apagáveis de W25Q80DV/DLhas 256 e 16 blocos apagáveis respectivamente. Os setores 4KB pequenos permitem a maior flexibilidade nas aplicações que exigem o armazenamento dos dados e do parmetro.
O W25Q80DV apoia a relaço periférica de série padro (SPI), e um elevado desempenho saída dupla/quadrilátero assim como I/O SPI duplo/quadrilátero: Pulso de disparo de série, Chip Select, dados de série I/O0 (DI), I/O1 (FAÇA), I/O2 (/WP), e I/O3 (/HOLD). As frequências de pulso de disparo de SPI até de 104MHz so apoiadas permitindo taxas de pulso de disparo equivalentes de 208MHz (104MHz x 2) para I/O duplo e 416MHz (104MHz x 4) para o I/O do quadrilátero ao usar as instruções lidas rápidas duplas/do quadrilátero I/O. Estas taxas de transferência podem outperform 8 assíncronos padro e memórias Flash paralelas de 16 bits. Um pino da posse, escreve - para proteger o pino e programável escreva a proteço, com parte superior, parte inferior ou o controle da disposiço do complemento, fornece uma flexibilidade mais adicional do controle. Adicionalmente, o dispositivo apoia a identificaço padro do fabricante e de dispositivo de JEDEC com um número de série original 64-bit.

2.FEATURES
Família de memórias de SpiFlash
– W25Q80DV/DL: 8M-bit/1M-byte (1.048.576) – 256-byte pelo página-padro programável SPI: CLK, /CS, DI, FAZEM, /WP, /HOLD-DUAL SPI: CLK, /CS, IO0, IO1, /WP, /Hold – quadrilátero SPI: CLK, /CS, IO0, IO1, IO2, setores de IO3-Uniform 4KB, blocos 32KB & 64KB
Flash de série do desempenho o mais alto
– W25Q80DV104MHz duplo/quadrilátero de SPI clocks208/416MHz dupla/transferência equivalente rate-W25Q80DL80MHz do quadrilátero SPI50MB/S dados contínuos taxa equivalente dupla duplo/quadrilátero de SPI clocks160/320MHz/do quadrilátero SPI40MB/S continuousdata de transferência
O software e o hardware escrevem Proteço-Escrever-protegem toda ou parcela memória-Permitir/proteço da inutilizaço com pino-parte superior de /WP ou proteço inferior da disposiço
A arquitetura flexível com setor/bloco do setor-uniforme 4KB apaga (4/32/64-kbytes) – apaga/programa para suspender & Resumo-mais de 100.000 apague/para escrever ciclos

Baixa potência, variaço da temperatura larga
– W25Q80DV: Únicos 2,7 a 3.6V supply-W25Q80DL: Únicos 2.3to 3.6V fornecem<1> características da segurança avançada & da identificaço
– O software e o hardware escrevem - para proteger – o congelamento superior/da parte inferior, do complemento 4KB disposiço do proteço-poder da fonte e identificaço original de OTP protection-64-Bit para cada registros dispositivo-a descobrir da segurança dos parmetros (SFDP) Register-3X256-Byte com bocados fechamento-temporários & permanentes de OTP do estado do registro

TIPOS 3.PACKAGE E CONFIGURAÇÕES DE PIN

4. Pin Configuration PDIP 300- mil.

5.Ball configuraço WLCSP

6,4 .1 Chip Select (/CS) que o pino de SPI Chip Select (/CS) permite e desabilita a operaço do dispositivo. Quando /CSis alto o dispositivo deselected e os pinos da saída de dados de série (FAÇA, ou IO0, IO1, IO2, IO3) esto na impedncia alta. Quando deselected, o consumo de potência dos dispositivos estará a níveis espera a menos que um interno apagar, programar ou escrever o ciclo do registro do estado for em andamento. Quando /CSis trouxe o dispositivo será selecionado baixo, o consumo de potência aumentará aos níveis ativos e as instruções podem ser escritas a e os dados leem do dispositivo. Após a ligaço inicial, transiço de /CSmust da elevaço ao ponto baixo antes que uma instruço nova estiver aceitada. A entrada de /CS deve seguir o nível da fonte VCC na ligaço inicial (veja que “o sincronismo e Write de ligaço inicial inibem o ponto inicial” e a figura 45). Se necessário, a levanta o resistente em /CS pode ser usado para realizar isto.
entrada de dados 4.2Serial, saída e IOs (os DI, FAZEM e IO0, IO1, IO2, IO3) TheW25Q80DV/DLsupport SPI padro, SPI duplo e de SPI do quadrilátero operaço. As instruções padro de SPI usam o pino unidirecional dos DI (entrada) para redigir em série instruções, endereços ou dados ao dispositivo na borda de aumentaço do pino de série da entrada do pulso de disparo (CLK). SPI padro igualmente usa o unidirecional FAZ (saída) para ler dados ou estado do dispositivo na borda de queda instruções de SPI de CLK.Dual e de quadrilátero para usar os pinos bidirecionais do IO para redigir em série instruções, endereços ou dados ao dispositivo na borda de aumentaço de CLK e para ler dados ou estado do dispositivo na borda de queda de CLK. As instruções de SPI do quadrilátero exigem o quadrilátero permanente permitem o bocado (QE) no estado Register2 de ser ajustadas. Quando QE=1, o pino de /WP se torna o pino de IO2 e de /HOLD transforma-se IO3.
4,3 escreva - para proteger (/WP) escreva - para proteger o pino (/WP) pode ser usado para impedir que o registro do estado esteja escrito. Usado conjuntamente com o bloco do registro do estado proteja (CMP, segundo, TB, BP2, BP1 e BP0) bocados e o registro do estado protege (SRP0) os bocados, uma parcela to pequena como 4KBsector ou a disposiço inteira da memória pode ser hardware protegido. O pino de /WP é baixo ativo. Quando o bocado de QE do estado Register-2 é ajustado para o I/O do quadrilátero, a funço do pino de /WP no está disponível desde este pino está usada para IO2.
4.4HOLD (/HOLD) o pino de /HOLD permite que o dispositivo seja pausado quando for selecionado ativamente. Quando /HOLD está trazido baixo, quando /CSis baixo, FIZER o pino estará na impedncia alta e os sinais nos pinos dos DI e do CLK sero ignorados (no se importe). Quando /HOLD é trazido alto, a operaço do dispositivo pode recomeçar. /HOLDfunction pode ser útil quando os dispositivos múltiplos esto compartilhando dos mesmos sinais de SPI. O pino de /HOLD é baixo ativo. Quando o bocado de QE do estado Register-2 é ajustado para o I/O do quadrilátero, a funço do pino de /HOLD no está disponível desde este pino está usada para IO3. Veja a figura 1a e 1b para a configuraço de pino da operaço do I/O do quadrilátero
o pulso de disparo 4.5Serial (CLK) o pino de série da entrada de pulso de disparo de SPI (CLK) fornece o sincronismo para operações de série de entrada e de saída.

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