Controlador IC GDDR6 8G 256MX32 da gole da memória Flash de MT61K256M32JE-14-A 8gb EMMC

MT61K256M32JE-14: Um armazenamento de dados original da memória da GOLE GDDR6 8G 256MX32 FBGA

Características

• VDD = VDDQ = 1.35V ±3%, 1.25V ±3%, e 1.20V – 2%/+3%

• VPP = 1.8V – 3%/+6%

• Taxa de dados: 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 canais independentes separados (x16)

• x16/x8 e 2 canais/configurações pseudo- do modo do canal (PC) ajustadas na restauraço

• Únicas relações terminadas pelo canal para o endereço de comando (CA) e os dados

• Entrada de pulso de disparo diferencial CK_t/CK_c para CA por 2 canais

• Um pulso de disparo diferencial entrou WCK_t/WCK_c pelo canal para os dados (DQ, DBI_n, o EDC)

• Comando da taxa de dados (RDA)/endereço dobro (CK)

• Taxa de dados do quadrilátero (QDR) e dados dobro da taxa de dados (RDA) (WCK), segundo a frequência de funcionamento

• arquitetura do prefetch 16n com os 256 bocados pela disposiço lidos ou para escrever o acesso

• 16 bancos internos

• 4 grupos do banco para o tCCDL = o 3tCK e o 4tCK

• Latência LIDA programável

• Programável ESCREVA a latência

• Escreva a funço da máscara dos dados através do ônibus de CA com única e granulosidade dobro da máscara do byte

• Inverso do ônibus de dados (DBI) e de ônibus de CA inverso (CABI)

• Entrada/saída PLL

• Treinamento do ônibus de CA: Monitoraço da entrada de CA através dos sinais de DQ/DBI_n/EDC

• Treinamento do pulso de disparo de WCK2CK com informaço da fase através dos sinais do EDC

• Os dados leem e escrevem o treinamento através de FIFO lido (profundidade = 6)

• Integridade de leitura/gravaço da transmisso de dados fixada pela verificaço de redundncia cíclica

• O centro de detecço e de controlo programável LEU a latência

• O centro de detecço e de controlo programável ESCREVE a latência

• Teste padro programável da posse do EDC para CDR

• Modo de RDQS nos pinos do EDC